数字逻辑与数字集成电路

这是《数字逻辑与数字集成电路（第2版）》的学习笔记。

你知道全加器的四种画法吗？

2023 年春季学期考过一次全加器，2024 年春应该不会再考一次了吧？

第 1 章 数制和编码

十进制数的二进制编码

8421 码（BCD 码）

8421 码是一种有权码，由于从高到低位权分别为 $8, 4, 2, 1$ 而得名。二进制数 $1010 \sim 1111$ 在 8421 码中没有意义。

5421 码

5421 码是一种有权码，由于从高到低位权分别为 $5, 4, 2, 1$ 而得名。由于部分十进制数字（例如 $5$ 到底是 $1000$ 还是 $0101$？）的表示可能会有歧义，故在实际运用中需要指定码表。

2421 码

2421 码是一种有权码，由于从高到低位权分别为 $2, 4, 2, 1$ 而得名。歧义性同 5421 码。

余三码

余三码是一种无权码，由 8421 码加 $(0011)_2$ 而命名。两个余三码 $a, b$ 相加的规则是

• 如果 $a + b \le 9$，即没有产生进位，则和为 $a + b - 0011$。
• 如果 $a + b \ge 10$，则产生进位，所以和为 $10000 + (a + b - 0011) - 1010 = a + b + 0011$。
  • 注意，这里的 $10000 = 1010$，前者的 $1$ 代表着第二个“四位一组”的最低位，由于余三码本质是逢 $10$ 进 $1$，故 $10000 = (10)_{10} = 1010$。

规则可以简记为：如果两个余三码相加没有进位，则和数要减 $3$；否则和数要加 $3$。

格雷码

格雷码是一种无权码，特点是任何两个相邻的十进制数的格雷码仅有一位不同（Hamming distance 为 $1$）。使用它可以减少代码变换中电路瞬间产生的错误，可靠性较好。

格雷码 1

是一种反射码，因为 $x$ 和 $10 - x$ 恰好仅有最高位相反。

典型格雷码

假设待编码数 $x = \sum_{i = 0}^{n - 1}b_i\cdot2^i$，则典型格雷码 $y = \sum_{i = 0}^{n - 1} = g_i\cdot 2^i$ 满足 $g_i = b_{i +1}\oplus b_i$。

修改格雷码

修改格雷码等于典型格雷码加 $(0011)_2$。

ASCII 码

• 数字：高三位 $011$。
• 大写字母：高三位 $100$。
• 小写字母：高三位 $110$。

说明人们在设计 ASCII 的时候还是动了脑子的。

第 2 章 逻辑代数及逻辑函数的化简

逻辑代数的基本原理

基本公式

个人认为最重要的公式只有一个： $$(\text{consensus})\; \begin{cases} AB + \overline{A}C + BC = AB + \overline{A}C \\ (A+B)(\overline{A}+C)(B+C) = (A+B)(\overline{A}+C) \end{cases}$$ 与运算的吸收律是 $B = \text{T}$ 的特例： $$\text{(absorption)}\; A + \overline{A}C = A + C$$

使用公式法化简，最终很容易忘记使用吸收律。例如，得到答案 $$AD+ BC + \overline{A}$$ 是不对的，应为 $D + BC + \overline{A}$。

反演规则和对偶规则

反演规则本质上是 De Morgan 律的使用。$\overline{F}$ 是 $F$ 经过以下操作：

• 将所有“与”替换为“或”，“或”替换为“与”
• 将所有变量替换为反变量，反变量替换为原变量
• 将所有 $0$ 替换为 $1$，$1$ 替换为 $0$

之后得到的结果。反演规则可以帮助我们方便地求出一个函数的反函数。

对偶规则是指，对偶式 $F'$ 是 $F$ 经过以下操作：

• 将所有“与”替换为“或”，“或”替换为“与”
• 将所有 $0$ 替换为 $1$，$1$ 替换为 $0$

之后得到的结果。关于对偶规则有一个显然的结论：如果 $F = G$，则 $F' = G'$。

显然，$(F')' = F$。

附加公式（不考）

附加公式本质上是一种通过枚举函数 $f$ 中的某一变量 $x$ 的真假来化简函数的方法。

附加公式一： $$\begin{align*} x \cdot f(x, \overline{x}, y, \cdots, z) & = x \cdot f(1, 0, y, \cdots, z) \\ \overline{x} \cdot f(x, \overline{x}, y, \cdots, z) & = \overline{x} \cdot f(0, 1, y, \cdots, z) \\ x + f(x, \overline{x}, y, \cdots, z) & = x + f(0, 1, y, \cdots, z) \\ \overline{x} + f(x, \overline{x}, y, \cdots, z) & = \overline{x} + f(1, 0, y, \cdots, z) \end{align*}$$ 附加公式二： $$\begin{align*} f(x, \overline{x}, y, \cdots, z) & = x\cdot f(x, \overline{x}, y, \cdots, z) + \overline{x} \cdot f(x, \overline{x}, y, \cdots, z) \\ & = x\cdot f(1, 0, y, \cdots, z) + \overline{x} \cdot f(0, 1, y, \cdots, z) \\ f(x, \overline{x}, y, \cdots, z) & = [x + f(x, \overline{x}, y, \cdots, z)]\cdot[\overline{x} + f(x, \overline{x}, y, \cdots, z)] \\ & = [x + f(0, 1, y, \cdots, z)]\cdot[\overline{x} + f(1, 0, y, \cdots, z)] \end{align*}$$

逻辑函数的化简

化简的要求：

1. “与”项（即乘积项）的个数最少；
2. 在满足上述条件的情况下，每个乘积项的变量数最少。

公式法

个人认为最常见的是这个循环对称式： $$A\overline{B} + B\overline{C} + \overline{A}C$$ 事实上，它可能还会以其他形式出现： $$\begin{align*} A\overline{B} + B\overline{C} + \overline{A}C & = A\overline{B} + B\overline{C} + \overline{A}C + (\overline{A}B + \overline{B}C + A\overline{C}) \\ & = A\overline{B} + B\overline{C} + \overline{A}C + \overline{A}B \\ & = \cdots \end{align*}$$ 也就是说，这个循环对称式可以加上“所有变量取反后得到的另一个循环不变式”中的任意子集。

有时也会出现 $$\overline{A}\;\overline{B} + A\overline{C} + BC,$$ 只需要看出它是 $B \gets{\overline{B}}$ 的一个代入即可。

Karnaugh 图法

Karnaugh 图的构造：二至五变量的表格横纵坐标分别为 $B\backslash A, C\backslash BA, DC\backslash BA, ED\backslash CBA$，可以看出个数是增加到行/增加到列交替进行的。横纵编号，相邻两个的变化也是有规律的：从最右侧的一位开始，考虑该位被翻转后得到的数字是否已经出现过，如果出现过则按从右到左的顺序考虑下一位；否则写下这个数字。

例如五变量 Karnaugh 图的横坐标：首先是 $000$，然后发现最右侧一位翻转得到的 $001$ 并未出现过，所以写下 $001$。$001$ 的最右侧一位翻转得到的 $000$ 出现过，所以考虑右数第二位翻转，即 $011$。此时最右侧一位翻转得到的 $010$ 并未出现过，写下 $010$。以此类推，得到 $$000,001,011,010,110,111,101,100.$$ Karnaugh 图的化简：包含一个最小项的小方块被称为 $0$ 维块，包含 $2$ 个 $n$ 维块的块被称为 $n+1$ 维块。Karnaugh 图化简的目的在于

最终覆盖所有值为 $1$ 的最小项，且所用覆盖尽可能用高维块。

• 左右边界是“循环”的，所以也相邻；
• 同理可以推出，四个角的方块也相邻；
• 五变量卡诺图注意“相重”，即左右对称。

似乎题干有误，最后一项应为 $A\overline{B}CD\overline{E}$。上述例子中重点之一在于利用“相重”写出 $ABE$ 这一项。

需要注意的一点是，如果一个高维块被几个必需的低维块所覆盖，则不应包含该高维块。

每次 Karnaugh 图化简完后，一定要检查是否有冗余的块！

求某一函数 $F$ 的反函数的化简也可以使用卡诺图：考虑覆盖为 $0$ 的块即可。

Quine-McCluskey 化简法（不考）

这玩意儿是真复杂，要是手算真不如 Karnaugh 图。

不考。亏我还看书看了那么长时间。

Quine-McCluskey 化简法遵循两个步骤：

1. 求出全部的质蕴含项；
2. 从质蕴含项中选出必要质蕴涵项。

求出全部的质蕴含项：

• 对于函数内出现过的最小项按照二进制数取值中 $1$ 的个数由少至多分组，每组内最小项按照从小到大排列。
• 相邻组看是否能合并，例如：
  • $0001$ 和 $0011$ 合并为 $00-1$；
  • $00-1$ 和 $10-1$ 合并为 $-0-1$。
  • 如果能合并，就在两原项后打 $\checkmark$。
• 直到无法合并为止。此时没有 $\checkmark$ 的项即为质蕴含项，记为 $P_1, P_2, \cdots$。

考虑求 $F = f(A, B, C, D) = \sum m^4(0, 4, 6, 8, 10, 11, 13, 14, 15)$ 的全部质蕴含项过程如下：

选出必要质蕴含项：

• 对于两行来说，如果 $a$ 行是 $b$ 行的子集，那么将 $a$ 行删去；
• 对于两列来说，如果 $a$ 行是 $b$ 行的超集，那么将 $a$ 行删去。

最终剩下的质蕴含项即为必要质蕴涵项。值得注意的是，行、列消去中先进行哪个消去并不影响简化结果。

仍使用上例，过程如下：

最终必要质蕴含项为 $P_1, P_2, P_3, P_4, P_5$。化简后的答案为 $$F = P_1 + P_2 + P_3 + P_4 + P_5 = \overline{A}\;\overline{B}CD + \overline{B}\;\overline{C}\;\overline{D} + BC\overline{D} + A\overline{C} + AB.$$

多输出逻辑函数的 Quine-McCluskey 化简法（不考）

尽管每个函数不是最简，但是只要找到函数的公共“与”项，就能达到最佳的总体效果。

求出各个函数的公共质蕴含项：

在表上分别写 $F_1, F_2, \cdots$ 列，用 $\triangle$ 来表示某个最小项属于哪些函数。假设包含 $m_i$ 的函数集合为 $\mathscr{F}$，包含 $m_j$ 的函数集合为 $\mathscr{G}$，则 $m_i$ 和 $m_j$ 可以合并，当且仅当 $m_i$ 和 $m_j$ 相邻，且 $\mathscr{F} \cap \mathscr{G} \neq \varnothing$。

只有当 $\mathscr{F} \subset \mathscr{G}$ 的时候，才能在 $\mathscr{F}$ 的后面打 $\checkmark$。

选出必要质蕴含项：

区别在于，列消去只能在在 $F_1, F_2, \cdots$ 每组内使用，而不能跨组使用。行消去和之前的做法相同。最终得到必要质蕴含项表。

确定每个函数的必要质蕴含项：

属于多个函数的必要质蕴涵项中只有部分与单一函数有关，所以还需要进一步计算，从中选出每个函数的必要质蕴涵项。对于函数 $F_i$ 而言，把必要质蕴涵表中与 $F_i$ 相关的项单独列出来并进行消去，最终得到 $F_i$ 的必要质蕴涵项。

包含任意项的逻辑函数的化简

使用 Karnaugh 图：将任意项的小方块中填入 $\phi$，它可以等于 $1$ 也可以等于 $0$，以最方便的为准（但是一旦确定了之后就必须固定下来）。比如此例中的任意项 $12$，它作为 $0$ 来考虑；而任意项 $3,9,15$ 均作为 $1$ 来考虑。

使用 Quine-McCluskey 化简法：将任意项当做最小项之一参与相邻项的合并，但在最后的结果中并不把任意项当做质蕴含项列出，也不参与必要质蕴涵项的筛选。

不同形式逻辑函数的变换及化简（不考）

“与或”变为“与非-与非”：两次求反。例如 $F = AB+AC+AD$， $$F = \overline{\overline{F}} = \overline{\overline{AB+AC+AD}} = \overline{\overline{AB} \cdot \overline{AC} \cdot \overline{AD}}$$ “与或”变为“或非-或非”：将对偶式求最简与非-与非表达式后再对 回来。例如 $F = AB+A\overline{C}+\overline{A}C$， $$\begin{align*} F' & = (A+B)(A+\overline{C})(\overline{A}+C) \\ & = \overline{A}B\overline{C}+AC+ABC \\ F' & = \overline{\overline{F'}} \\ & = \overline{\overline{\overline{A}B\overline{C}+AC+ABC}} \\ & = \overline{\overline{\overline{A}B\overline{C}} \cdot \overline{AC} \cdot \overline{ABC}} \\ F & = (F')' \\ & = \overline{\overline{\overline{A} + B +\overline{C}} + \overline{A + C} + \overline{A + B + C}} \end{align*}$$ “与或”变为“或与非”：（用 Karnaugh 图等方式）求出 $\overline{F}$ 的与或表达式 $G$，再求 $\overline{G}$。例如 $F = AB+\overline{B}\;\overline{C}+ AB\overline{C}+\overline{A}B\overline{C}+\overline{A}\;\overline{B}\;\overline{C}$。

用 Karnaugh 图求得 $\overline{F} = \overline{A}C+\overline{B}C$，则 $$\begin{align*} F & = \overline{\overline{F}} \\ & = \overline{\overline{A}C+\overline{B}C} \end{align*}$$ “与或”变为“或与”：同“或与非”，只是最后还需要再化简一次，例如上例中 $F = \overline{\overline{A}C+\overline{B}C}$。 $$\begin{align*} F & = \overline{\overline{A}C+\overline{B}C} \\ & = (A+\overline{C})(B+\overline{C}) \end{align*}$$ “或与”变为“或非-或非”：对偶-化简-对偶-两次求反。例如 $F = (\overline{A}+\overline{B})(\overline{A}+\overline{C}+\overline{D})(A+C)(B+\overline{C})$。 $$\begin{align*} F' & = \overline{A}\;\overline{B} + \overline{A}\;\overline{C}\;\overline{D}+AC+B\overline{C} \\ & = \overline{A}\;\overline{B} + AC + B\overline{C} \\ F & = (F')' \\ & = (\overline{A}+\overline{B})(A+C)(B+\overline{C}) \\ F & = \overline{\overline{F}} \\ & = \overline{\overline{(\overline{A}+\overline{B})(A+C)(B+\overline{C})}} \\ & = \overline{\overline{\overline{A}+\overline{B}} + \overline{A+C} + \overline{B+\overline{C}}} \end{align*}$$

第 3 章 集成门电路与触发器

组合逻辑电路引言

组合逻辑电路的特点

电路的输出仅与输入的当前状态有关，和过去的状态无关；区别于与过去的状态有关的时序逻辑电路。

集成逻辑电路的分类

• 按功能分类：
  • 模拟电路
  • 数字电路
• 按半导体制造工艺分类：
  • TTL
  • MOS
• 按封装（外形）分类：
  • 双列直插
  • 表面封装
  • BGA（Ball Grid Array）
  • PLCC
• 按集成规模分类：小、中、大、超大（Very Large）、甚大（Ultra Large）规模集成电路

两大类半导体制造工艺技术的特点

目前常用器件使用 CMOS（互补金属氧化物半导体）工艺。

TTL 门电路

正逻辑与负逻辑

正逻辑：高电平为 $1$，低电平为 $0$，即 $\text{H} = 1, \text{L} = 0$；

负逻辑：高电平为 $0$，低电平为 $1$，即 $\text{H} = 0, \text{L} = 1$。

在不同逻辑下，同一个逻辑门电路实现的功能不同，例如

在正逻辑下表示与非门 $F = \overline{AB}$，但在负逻辑下表示或非门 $F = \overline{A+B}$。

注意：本博客遵循教材和 PPT 的习惯，采用正逻辑。

典型的 TTL 门电路（不考）

学不会；幸亏不考。

TTL 与非门电路的外部特性与级联

技术参数：

• 扇入：一个门的可用输入数目
• 扇出：一个门的输出可以驱动的标准门个数
• 功耗：逻辑门消耗的能量，以热的形式散发
• ……

传输延迟：从输入传输到输出所需要的时间。电路的处理速度与电路门的最大传输延迟成反比例关系。

• 最大值和最小值的 $50\%$ 点作为时间参考点

• 高到低（$t_{\text{PHL}}$）或低到高（$t_{\text{PLH}}$）的输出信号改变可能有不同的传输延迟： $$t_{\text{Pd}} = \dfrac{1}{2}(t_{\text{PHL}} + t_{\text{PLH}}).$$

• 高到低或低到高跃迁是根据输出关系定义的，而不是输入关系。

  • 如果是非门，则输出和输入跃迁相反
  • 如果是同相门，则输出和输入跃迁相同

  也就是说，看的是输出信号是从低到高还是从高到低跃迁。

• 测量传输延迟 $$t_{\text{Pd}} = \frac{1}{\text{number of gates}} \cdot \frac{t_{\text{Pd}_1} + t_{\text{Pd}_2}}{2}.$$

• 传输延迟的一个应用是自激震荡

  最后一个门输出的信号与最先一个门输入的信号相反，则会产生自激震荡。

  注意：自激振荡的周期是 $2t_{\text{Pd}} \cdot \text{number of gates}$，原因是一个门会有上升沿和下降沿两次延迟。

转移特性：门电路中输出电压随输入电压的变化特性。

在曲线上 $V_{\text{OUT}}$ 急剧下降时的 $V_{\text{IN}}$ 称为阈值电压 $V_{\text{T}}$，也称门槛电压。

直流参数：

噪音容限：在前一级输出为最坏的情况下，为保证后一级正常工作，所允许的最大噪声幅度。噪音容限时叠加到正常输入值的最大的外部噪音电压，它不会在电路的输出产生不可预料的变化。

图中假设 $V_{\text{O}} = f(V_{\text{I}})$，则在确定 $V_{\text{ON}}$ 和 $V_{\text{OFF}}$ 后，有 $$\begin{align*} V_{\text{NL}} = V_{\text{OFF}} - f(V_{\text{ON}}), \\ V_{\text{NH}} = f(V_{\text{OFF}}) - V_{\text{ON}}. \end{align*}$$ $V_{\text{NL}}$ 的意义是，可将低电平输入信号 $\text{L}$ 破坏的最小噪声，$V_{\text{NH}}$ 的意义是，可将高电平输入信号 $\text{H}$ 破坏的最小噪声。

TTL 与非门电路的级联

级联：前一个器件的输出就是后一个器件的输入，后一个是前一个的负载，两者要相互影响。

负载计算： $$\begin{align*} I_{\text{OH}} = N \cdot I_{\text{IH}}, \\ I_{\text{OL}} = N \cdot I_{\text{IL}}. \end{align*}$$ 当负载数量超过理论值时，门电路进入非正常工作状态。负载大于与非门承受能力时，低电平变高，高电平变低。

集电极开路（OC）与非门

线与逻辑：两个输出端（包括两个以上）直接互连就可以实现逻辑与的逻辑功能。

普通与非门线与的问题

普通与非门不能直接线与在一起，因为 Totem 输出结构的电路，是不能把它们的输出线与在一起的。

否则，当一门电路的输出为 $H$，另一门输出为 $L$ 时，有大电流从 $H$ 端流向 $L$ 端，电流太大，会烧坏与非门。

集电极开路输出（OC）与非门

缺点：由于 OC 门输出不是 Totem 结构，电路的上升延迟很大。

• T5 退饱和很慢。
• 对输出负载的充电电流只能通过外接的 $R_{\text{L}}$ 来提供。因此，输出波形的上升沿时间很大。
• 采用 OC 门只适合速度较慢的电路，对于速度要求较快（例如 CPU 的数据总线），就不能使用 OC 门。

注意：OC 门不可以和普通与非门实现线与。

三态门

特点：

• 三态门电路既保留了 Totem 输出结构，又具有 OC 门输出可以“线与”的特点
• 完成“线与”逻辑的速度较快

功能表：

注意：这里的 $\overline{G}$ 是一个记号，是一个整体，而不是 $G$ 的补。

值得注意的是，三态门有不止一种画法，不同的三态门的功能表并不相同；但它们的共同点是，从侧面输入的信号如果为 $0$，则为高阻态；否则为正常态。

例如下面的第一种三态门，$\overline{G} = 1$，经过非门导致三态门的侧面输入实际为 $0$，因此为高阻态。

应用：

• 两个三态门和总线（BUS）通过线与相连

  • 同时只能有一个三态门处于正常态，否则门 1、2 输出间有很大的浪涌电流从而影响 BUS 正常工作
    • 因此，三态电路由正常态转到高阻态的延迟，应小于由高阻态转到正常态的延迟
    • 状态转换时应先将正常态的一方转为高阻态，再将高阻态的一方转为正常态

• 1 位双向总线驱动器（Transceiver，收发器）

  图中箭头方向即为数据传输方向，也是电流传输方向。

• 4 位双向总线驱动器

  注意：此例中 $E = 0$ 为读操作，$E = 1$ 为写操作；与上一例子相反。

  

  整体的规律是：

  • 首先判断哪个三态门是输入的工作端（正常态）
  • 然后判断总线是高电平还是低电平
    • 如果是高电平（$1$ 态），则其余（包括高阻态）电流都朝外
    • 如果是低电平（$0$ 态），则其余（包括高阻态）电流都朝里
  • 最后标注电流符号
    • 输入端
      • 如果是正常态的三态门，则为 $I_{\text{OH}}$ 或 $I_{\text{OL}}$
      • 如果是高阻态的三态门，则为 $I_{\text{OZ}}$
    • 输出端
      • 如果是正常态的三态门，则为 $I_{\text{IH}}$ 或 $I_{\text{IL}}$
      • 如果是高阻态的三态门，则为 $I_{\text{IZ}}$
    • 这里输入端为 $I_{\text{O}}$，输出端为 $I_{\text{I}}$ 的原因是，电流符号是相对于三态门的。输入端与 BUS 相连的导线恰为三态门的输出，故为 $I_{\text{O}}$。

注意：三态门在保证控制信号符合三态门要求的情况下可以线与，其他情况均不可以线与。

触发器

触发器是一种存储 1 位二进制数的记忆元件，英文缩写为 FF（Flip-flop）。

触发器可以按照触发（时钟控制）方式分类，也可以按照功能分类。

按时钟控制分类：

• 电位触发（Level Trigger）方式 FF
• 边沿触发（Edge Trigger）方式 FF
• 主-从触发（Master-slave，或称为 Pulse Trigger）方式 FF

按功能分类：

• D 触发器（Delay）
• R-S 触发器（Reset-set）
• J-K 触发器
• T 触发器（Toggle）

基本 R-S 触发器

基本组成

R-S 触发器有两个输入端 $R, S$ 和两个输出端 $Q, \overline{Q}$。当触发器正常工作时，$Q$ 和 $\overline{Q}$ 两个输出端为互补关系。

一般规定用 $Q$ 的状态代表触发器的状态：

• 若 $Q = 0, \overline{Q} = 1$，则称触发器处于“0”状态，也称置位状态。
• 若 $Q = 1, \overline{Q} = 0$，则称触发器处于“1”状态，也称复位状态。

一般称 $S$ 为置“1”端，也称置位端；称 $R$ 为置“0”端，也称复位端。

• 实质上，与非门构成的触发器的状态变化，是由在输入端引入“0”引起的。

• 若 $S = R = 1$，则 $Q = \overline{Q} = 1$，破坏了触发器所规定的 $Q$ 和 $\overline{Q}$ 的互补关系，此时触发器既不表示“1”状态，也不表示“0”状态。

  注意：此时当 $S, R$ 同时由“0”跳变成“1”时，触发器究竟变成“0”还是“1”状态是随机的，触发器状态将是不确定的。

• 正常工作条件：$\overline{R}\;\overline{S} = 0$。

逻辑图

功能表

注意：R-S 触发器也有不同的画法，例如将上例中的与非门改为或非门（或是，改为与或非门）。此时，功能表也会有相应的变化。可以通过观察 $R = S = 1$ 和 $R = S = 0$ 判断出哪一种输入描述的是非法工作状态，以及此时 $Q = \overline{Q} = 0$ 还是 $Q = \overline{Q} = 1$。

电位触发方式的触发器

当触发器的同步控制信号 $E$ 为约定的状态时，触发器接收数据，输入数据的任何变化都会在输出端得到反映。

当 $E$ 为非约定状态时，触发器的状态保持不变。

某种电位触发器

此例中，$E = 0$ 为约定状态。

功能表：

R-S 型电位触发器

为了保证结构的一致性，增加控制端后构成的 R-S 触发器也全用与非门。$E = 1$ 为约定状态。

注意：此时 $S$ 和 $R$ 在输入后经过了一级与非门，所以输出端 $Q$ 和 $\overline{Q}$ 的位置与之前有所不同。

功能表：

• 特点：当 $E = 0$ 时能保持触发器状态不被破坏。
• 问题：当 $ERS = 1$ 时，同样存在不定状态。

电位型 D 触发器

如何解决 R-S 型电位触发器 $ERS = 1$ 时仍存在不定状态的问题呢？

分析：

• 控制端可以保证状态保持；
• 当 $\overline{R}\;\overline{S} = 1$ 时，状态保持，其功能与控制端重复；
• 当 $R \oplus S = 1$ 时，为正常工作状态。

解决办法：

• 控制端控制状态保持；
• 输入端保证 $R \oplus S = 1$。

设计：

• R-S 型电位触发器的输入由 $R, S$ 双端输入改为单端输入，则不会出现不定状态。

存在的问题：从 $D$ 输入到 $Q$ 和 $\overline{Q}$ 稳定需要四级门延迟。尽可能减小延迟可以提高触发器的工作速度。

• $E = 1$，$D$ 以互补形式进入，进行 store 操作。
• $E = 0$，$D$ 被封锁，进行 hold 操作。

注意：此时 $D$ 作为原来的 set 端（即 $S$），没有经过一级与非门，所以输出端 $Q$ 和 $\overline{Q}$ 的位置恢复从前。

功能表：

• 特点：
  • 电位型 D 触发器在控制电位 $E$ 的控制下接收数据，消除了不定状态。
  • $E = 1$ 电位一到，触发器就接收数据，所以叫“电位触发器”，也叫“锁存器”。
• 问题：
  • 抗干扰能力差，容易发生空翻现象。
    • 如何解决？
    • 考虑使用边沿触发方式的触发器：接收使能（时钟）脉冲某一跳变来到时，输出才变化为输入的值。

边沿触发方式的触发器

• 触发器只有在时钟输入 $\text{CP}$ 的某一约定跳变（正跳变 $\uparrow$ 或负跳变 $\downarrow$）到来时，才接收输入数据。
• 当 $\text{CP}$ 没有跳变期间（$\text{CP} = 0$ 或 $\text{CP} = 1$），输入数据的变化不会引起触发器输出状态的变化。
• 当 $\text{CP}$ 的非约定跳变到来时，触发器也不会接收输入数据。

正边沿触发的 D 型触发器

逻辑图：

• 最左侧线被称为维持“0”阻塞“1”线，这是因为若正边沿跳变时有 $D = 0$，则门 3 输出由 $1$ 变为 $0$，这导致门 5 的输出自此恒为 $1$，无论 $D$ 如何改变。顶部的 R-S 触发器维持着 $Q = 0$。
• 最右侧线被称为维持“1”阻塞“0”线，这是因为若正边沿跳变时有 $D = 1$，则门 4 输出由 $1$ 变为 $0$，这导致门 6 的输出自此恒为 $1$，无论 $D$ 如何改变。顶部的 R-S 触发器维持着 $Q = 1$。

总而言之，时钟正边沿跳变后，在 $\text{CP} = 1$ 时，$Q$ 只由那一时刻 $D$ 的状态决定；输出的状态不再受 $D$ 变化的影响。

功能表：

带有异步置位端的正边沿 D 型触发器

功能表：

只要 $\overline{R_D} = 0$，触发器就有 $Q = 0, \overline{Q} = 1$；只要 $\overline{S_D} = 0$，触发器就有 $Q = 1, \overline{Q}= 0$。

疑问：如果 $\overline{R_D}$ 和 $\overline{S_D}$ 同时为 $0$ 呢？

解答：一般它们在工业设计上会控制它们互锁。

负边沿触发的 J-K 触发器

负边沿 J-K 触发器是利用触发器内部门电路的延迟时间不同来实现负沿触发的。

要求：$t_{\text{Pd, nand gate}} > 2\times t_{\text{Pd, and-or-not gate}}$。这是因为当负边沿触发时，置 $0$ 或置 $1$ 操作时，$K$ 或 $J$ 所连接的与非门接收到了 $\text{CP}$ 的信号，但是输出端需要在新的 $Q$ 或 $\overline{Q}$ 信号传递到与非门时再更新；而该过程需要经过两个与或非门。

功能表：

电位触发器和边沿触发器间的比较

1. 输入数据
   • 对于电位触发器，只要 $E$ 为约定的接收数据电平，数据来到后就立即被接受；但是，如果电位触发器的输入数据在 $E$ 的约定电平期间撤除，那么，触发器的状态也将随之改变。
     • 因此，若要保持电位触发器状态不变，则输入数据就不应在 $E$ 的约定电平期间撤除，而应使其延迟直到 $E$ 的约定电平消失后再撤除数据信号。
   • 对于边沿触发器，为了使数据可靠地被接收，其输入数据必须比使触发器接收数据的约定时钟跳变提前到达数据输入端。
     • 与电位触发器不同，边沿触发器待时钟约定跳变把输入数据送入触发器后，输入数据即可撤除。
2. 数据端的干扰
   • 对于电位触发器，在 $E$ 的约定电平期间出现在数据端的干扰很容易被触发器接收。
   • 对于边沿触发器，在 $\text{CP} = 0$ 或 $\text{CP} = 1$ 期间，出现在触发器数据输入端的正向及负向干扰均不会被接收。因此，它具有很强的抗干扰能力。
3. “空翻现象”
   • 空翻现象指的是在时钟脉冲的高电平作用下，触发器的状态发生两次或更多次的翻转。这通常发生在电平触发的情况下，即在时钟脉冲为高电平期间，如果数据输入端连续发生变化，触发器也会随之连续变化，直到时钟脉冲变为低电平才会停止。
   • 由于边沿触发器在约定时钟跳变来到后的电平期间，数据的变化是不会被接收的，因此，用边沿触发器组成计数器或移位寄存器时不存在“空翻现象”。
4. 应用场景
   • 对于电位触发器，由于“空翻现象”，故只能用来组成寄存器，而不能用作计数器和移位寄存器。
   • 对于边沿触发器，不存在“空翻现象”，故除了可用来组成寄存器外，还可用来组成计数器和移位寄存器。

主-从触发方式的触发器（不考）

主-从触发方式的触发器由两级电位触发器（主触发器和从触发器）串联而成。

• 当 $\text{CP} = 1$ 期间，主触发器接收输入数据，从触发器封锁；
• 当 $\text{CP} = 0$ 期间，从触发器接收主触发器的输出数据，主触发器封锁。

注意，当 $\text{CP} = 0$ 时，从触发器接收的不是此时的输入数据。

主-从 R-S 触发器

功能表：

主-从 J-K 触发器

逻辑图：

考虑怎么从主-从 R-S 触发器构造出主-从 J-K 触发器。

功能表：

注意：

• 主-从 J-K 触发器的功能表的前提是，在 $\text{CP} = 1$ 的情况下，$J, K$ 均未发生变化。
• 如果 $J, K$ 在 $\text{CP} = 1$ 期间变化的话，触发器的状态就可能不满足功能表。
• 主-从 J-K 触发器抗干扰能力差。

graph TD



style Q fill:none,stroke-width:0px

style QQ fill:none,stroke-width:0px

style N1 fill:none,stroke-width:0px

style N2 fill:none,stroke-width:0px



subgraph "J-K 触发器"



Q($Q$) --- A("R-S 触发器")

QQ("$\overline{Q}$") --- A

A ---|$R$| B(某组合)

A ---|$S$| B

B --- N1($J$)

B --- N2($K$)



end

画出 J-K 触发器的 Karnaugh 图如下：

因此 R-S 触发器需要满足（单元格内为对应 $RS$ 取值）：

可以发现： $$\begin{cases} R & = KQ, \\ S & = J\;\overline{Q}. \end{cases}$$

主-从 J-K 触发器和负边沿 J-K 触发器的区别：

• 主-从 J-K 触发器，主触发器在 $\text{CP} = 1$ 期间接收数据，但当 $\text{CP} = 0$ 时从触发器才会接收主触发器的状态，这似乎意味着主-从 J-K 触发器的状态在 $\text{CP}$ 负跳变到来时才会发生变化，似乎就等价于一个负边沿 J-K 触发器；
• 但实际上，负边沿 J-K 触发器在约定时钟跳变（负跳变）到来时，输出反映的是触发器的输入数据作为输入得到的结果，但主-从 J-K 触发器反映的是主触发器的输出数据作为从触发器输入得到的结果，并不一定与此时的输入 $J, K$ 有关。

主-从 J-K 触发器的时钟配合方式：

• 触发器功能特点决定了时钟配合方式
• 使用窄脉宽的CP信号，高电平时间缩短，可以保证 J-K 触发器正常工作

T 触发器

• 不设数据输入端，只要来一个时钟脉冲，触发器就翻转一次。
• T 触发器可由 D 触发器或 J-K 触发器等构成。
• T 触发器一般都是边沿触发器。这是因为如果用电位触发器，当 $T = 1$ 时会有“空翻现象”。

图中 (c) 为可控 T 触发器，当控制端 $C = 1$ 时，T 触发器工作；当 $C = 0$ 时，T 触发器保持。

触发器的开关特性

注意：以下以正沿 D 触发器为例进行说明。负边沿触发器的各个开关特性位于的电平时间与其相反。

$\text{CP}$ 到输出的传输延迟 $t_{\text{Pd}_{\text{CP}\to Q}}$

$\text{CP}$ 到输出的传输延迟 $t_{\text{Pd}_{\text{CP}\to Q}}$ 是指从边沿触发器的约定时钟跳变开始，到 $Q$ 发生变化为止所需的平均延迟时间。

$t_{\text{Pd}_{\text{CP}\to Q}}$ 必须在时钟的高电平期间。

数据建立（setup）时间 $t_{\text{su}}$

在 $\text{CP}$ 正跳变期间，门 3 和门 4 需要接收数据，而最慢的一个数据是从 D 输入到门 5，再经过门 6 输出至门 4 的，因此必须有 $$t_{\text{su}} \ge t_{\text{Pd}_5} + t_{\text{Pd}_6}.$$